SPARK Microsystems recherche un(e) architecte ASIC / SoC pratique et orienté(e) système afin de définir l’architecture et la micro‑architecture de prochains ASIC basés sur MCU. Rattaché(e) au Directeur, ASIC, ce poste de leadership technique à fort impact offre une responsabilité de bout en bout, allant de la définition des exigences et de l’exploration architecturale jusqu’au support à l’implémentation, au bring‑up du silicium et à l’optimisation post‑silicium.
Dans ce rôle, vous prendrez des décisions architecturales fondamentales touchant à la performance, la consommation, la surface (PPA), la programmabilité, l’évolutivité et le délai de mise sur le marché, avec une influence directe sur le succès des produits silicium. Vous serez pleinement responsable des choix d’architecture, avec une priorité sur l’architecture ASIC / SoC basée sur MCU, la conception basse consommation, ainsi que la définition des mémoires et des interconnexions.
Vous définirez l’orientation technique du système en matière de performance, d’efficacité énergétique, de surface, de débogabilité, d’intégration firmware et de maîtrise des risques d’exécution. Le profil idéal combine une expertise approfondie en architecture embarquée avec un solide sens du silicium, et est à l’aise aussi bien au tableau blanc que dans les spécifications techniques et en laboratoire.
Vos responsabilités:
Définition de l’architecture et du système
- Traduire les exigences produit en spécifications claires et exécutables d’architecture et de micro‑architecture.
- Définir l’architecture SoC de haut niveau : cœurs MCU, hiérarchie mémoire (SRAM / Flash), DMA, structure d’interruptions, architecture d’horloge et de reset, interconnexions de bus (AMBA AHB/APB/AXI) et sous‑systèmes de périphériques (QSPI, USB, I2C, I2S, minuteries, etc.).
- Définir les plans mémoire, les registres, l’allocation des adresses, la visibilité debug et les mécanismes d’observabilité.
- Développer, lorsque requis, des modèles ou simulations architecturales pour évaluer la performance et réduire les risques.
PPA, horlogerie et basse consommation
- Piloter les études de compromis architecturaux afin d’optimiser performance, consommation, surface, risque et calendrier.
- Définir les stratégies d’horloge : clock gating, topologie de reset, domaines d’horloge et de puissance.
- Concevoir des architectures basse consommation couvrant les états de veille, la rétention, le réveil et la gestion énergétique au niveau système.
- Veiller à l’alignement de l’architecture avec les contraintes de nœud technologique, les limites des IP et les flots d’implémentation.
Exécution et leadership transversal
- Évaluer, sélectionner et intégrer des IP tierces répondant aux exigences système.
- Collaborer étroitement avec les équipes firmware pour définir la répartition matériel/logiciel, les séquences de boot, les hypothèses de drivers et la stratégie de bring‑up.
- Définir les intentions de test, les cas d’usage clés et les exigences de debug pour la vérification et la validation post‑silicium.
- Animer les revues d’architecture et assurer le leadership technique auprès des équipes de conception, vérification, implémentation, bring‑up et validation en laboratoire.
À quoi ressemble le succès
- Une architecture claire et évolutive répondant aux objectifs produit et exécutable avec un haut degré de confiance.
- Des compromis clés (PPA, horloges, mémoire, basse consommation) résolus suffisamment tôt pour limiter les risques en aval.
- Un contrat matériel/logiciel robuste permettant un bring‑up efficace et une validation fiable du silicium.
Profil recherché
- MSc ou PhD en génie électrique, génie informatique ou domaine connexe (ou expérience industrielle équivalente).
- 10+ ans d’expérience en architecture et conception d’ASIC ou SoC basés sur MCU, avec des réalisations menées jusqu’à la production.
- Expertise approfondie des architectures Arm Cortex‑M, protocoles AMBA (AHB, APB, AXI), sous‑systèmes mémoire, interruptions, DMA et intégration de périphériques embarqués.
- Solide expérience en micro‑architecture : définition des datapaths, pipelines, logique de contrôle, clock gating, power gating et techniques basse consommation.
- Capacité éprouvée à piloter des compromis architecturaux pragmatiques, basés sur les principes fondamentaux.
- Familiarité pratique avec les flots de conception numérique Synopsys.
- Excellentes aptitudes en communication, documentation et leadership transversal.
- Expérience avec des nœuds technologiques avancés (ex. 22 nm) fortement appréciée.
Atouts supplémentaires
Expérience en gestion de l’alimentation sur puce (LDO, convertisseurs DC/DC, architecture énergétique système).
Expérience en support de bring‑up silicium, debug en laboratoire et optimisation post‑silicium.